飞利浦-大唐笔试 本文已影响 2.17W人 1、用逻辑们和cmos电路实现ab+cd2、用一个二选一mux和一个inv实现异或3、给了reg的setup,hold时间,求中间组合逻辑的delay范围。4. 如何解决亚稳态5. 用verilog/vhdl写一个fifo控制器6. 用verilog/vddl检测stream中的特定字符串